Se da una parte Intel sta vivendo un momento di difficoltà nel tenere il ritmo della domanda di chip a 14 nanometri e conta di passare gradualmente ai 10 nanometri a partire dal prossimo anno, dall'altra c'è una TSMC che sembra correre molto veloce, con sommo piacere dei propri clienti, tra i quali rientrano aziende di primo piano come Apple, AMD e Nvidia.
Il produttore taiwanese, nei giorni scorsi, ha fatto due importanti annunci: il primo è che ha eseguito con successo il tape out di un chip di un cliente con processo produttivo a 7 nanometri di seconda generazione, che fa un uso - limitato - della litografia EUV.
Il secondo è che intende dare il via alla fase di "risk production" dei chip a 5 nanometri il prossimo aprile, a un anno dall'inizio della produzione in volumi a 7 nanometri.
Sembra quindi che Intel sia sempre più staccata dalla concorrenza, dopo aver rimandato i 10 nanometri più volte. In realtà un confronto in meri termini numerici (10 vs. 7 nanometri) tra i processi di Intel e TSMC potrebbe essere fuorviante. Intel ritiene che le altre realtà produttive stiano giocando con i nomi dei processi senza proporre miglioramenti attesi (qualcuno direbbe la volpe e l'uva...).
"Avanzano con il nome dei processi, persino quando non c'è aumento della densità o è minimo", affermò Mark Bohr, Intel Senior Fellow, nel corso del Technology and Manufacturing Day del 2017. "Il risultato è che i nomi dei processi sono diventati un indicatore poco attendibile del loro posizionamento nella curva della Legge di Moore", aggiunse.
Per quanto riguarda il processo produttivo a 7 nanometri di seconda generazione, noto anche come "CLN7FF+, N7+", l'uso della litografia EUV dovrebbe riguardare quattro layer non critici, in modo da prendere familiarità con i sistemi di produzione dedicati e non bloccare l'intera produzione in caso di problemi.
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La litografia, lo ricordiamo, è il processo di riproduzione di un pattern complesso su un wafer partendo da una maschera. Il wafer è ricoperto con un polimero fotosensibile che viene inciso al fine di creare i componenti. EUV, ultravioletto estremo, è la porzione di spettro usata per l'incisione sul polimero che ricopre il wafer.
Nel concreto dalla seconda generazione dei 7 nanometri TSMC si attende il 20% di densità di transistor in più e una riduzione dei consumi tra il 6% e il 12% con la stessa complessità e frequenza.
Per quanto concerne invece la prima generazione a 5 nanometri (CLN5FF, N5), l'uso della litografia EUV sarà ampliato, fino a 14 layer. Questo dovrebbe garantire miglioramenti tangibili in termini di densità di transistor, che sarà 1,8 volte maggiore (circa il 45% di riduzione d'area) rispetto ai 7 nanometri di prima generazione. Le frequenze potenziali, stando a quanto affermato sinora, saliranno invece solo del 15% (con la stessa complessità e consumo) o sarà possibile una riduzione del consumo del 20% (con la stessa frequenza e complessità).
TSMC avvierà la risk production di chip a 5 nanometri nell'aprile 2019, con una produzione in volumi attesa nel secondo trimestre 2020, giusto in tempo per produrre i chip degli smartphone (come gli iPhone) in arrivo verso la fine di quell'anno.
iPhone Xs e Xs Max sono già in vendita e integrano un chip A12 Bionic a 7 nanometri, proprio realizzato da TSMC. Potete accedere alle vendite a questo link.