Il lavoro è stato mostrato questa settimana alla Conferenza IEEE sui circuiti a stato solido (ISSCC) di San Francisco e riportato da IEEE Spectrum.
CEA-Leti ha impilato sei chiplet da 16 core su un interposer attivo, un grande pezzo di silicio che collega i singoli chip. L'interposer attivo contiene circuiti di regolazione della tensione e un network-on-chip (NoC) per collegare insieme le memorie SRAM.
Il processore ha un consumo di 156mW per millimetro quadrato, purtroppo non sono state fornite ulteriori specifiche.
Il NoC ha una larghezza di banda di 3TB per millimetro quadrato, con una latenza di soli 0,6ns per millimetro. La regolazione della tensione dei circuiti, è stata affidata a regolatori di tensione a condensatore commutato più efficienti rispetto ai regolatori a bassa tensione. Questi di solito richiedono condensatori off-chip, ma ciò non è stato necessario grazie all'interposer attivo.
Gli interposer attivi non sono ancora comuni nei prodotti commerciali, ad eccezione dei chip Lakefield di Intel. Gli interposer passivi sono i più utilizzati e permettono solamente alimentazione e interconnessione tra i chiplet.
Il direttore scientifico di CEA-Leti tuttavia sostiene che gli interposer attivi siano la strada da percorrere per un ecosistema basato sui chiplet: "Se si desidera integrare chiplet dal fornitore A con chiplet dal fornitore B e le loro interfacce non sono compatibili, è necessario un modo per incollarli insieme e l'unico modo per farlo sono i circuiti attivi nell'interposer".
Il design basato su chiplet è sempre più utilizzato negli ultimi anni. I design più importanti includono Xilinx Virtex VU19P, Intel Stratix 10 GX 10M FPGA, Tofino 2 di Barefoot Networks e la gamma Zen 2 di AMD. Intel è stata più attiva nel tentativo di promuovere un ecosistema di chiplet a livello di settore, in particolare per i suoi FPGA Agilex.
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